2015.03.13 09:22 am【鉅亨網╱記者蔡宗憲╱台北報導】
ASIC設計智原(3035-TW)與聯電(2303-TW)共同發表完整矽智財，採用聯電55奈米低功耗嵌入式快閃記憶體(embedded flash，eFlash)製程的基礎矽智財元件庫(Cell library)、記憶體編譯器(memory compiler)，以及關鍵介面IP等，智原表示，完整的55奈米eFlash解決方案，可同時滿足市場對低功耗與高密度的設計需求，適用各種物聯網與穿戴裝置等應用。
智原指出，需要長時間待機的電子裝置，為延長電池續航力，低功耗設計是首要門檻，為滿足需求，智原透過低漏電記憶體周邊設計，將記憶體編譯器的功耗大幅降低，甚至在待機模式(stand-by mode)時，降低幅度達70%以上。
智原表示，功能強大的I/O元件庫在數位與類比介面都有提供，並有一套與5.0伏特介面相容的高壓I/O元件庫可供選擇，這些IO元件庫都是採用聯電高臨界電壓HVT(high threshold voltage)的核心元件所設計完成， 以達降低漏電的功能。
除基礎IP，智原也開發完成關鍵介面IP，包含採HVT設計的低功耗USB 2.0 OTG PHY，在閒置狀態(idle mode)下，相較於傳統方法設計出的OTG PHY可降低了65%的功耗。
智原發言人顏昌盛表示，針對低功耗的應用產品，智原從0.18微米、0.11微米、到現在的55奈米eFlash製程，與聯電保持密切合作關係，以建構強大的解決方案平台，推出大幅降低功耗的矽智財。
聯電矽智財研發暨設計支援資深處長林世欽表示，聯電持續致力擴大IP資料庫上的建構，以帶給物聯網晶片設計人員更滿意的低功耗效益，聯電55奈米低功耗SST eFlash技術是一個已經被廣泛採用、有強大IP與設計資源投入、可供量產的製程，智原加入聯電55奈米製程平台的解決方案，可協助客戶進一步擴展功耗導向的應用市場商機。
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